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台积电会进入5 nm芯片制程吗?5 nm的解释是什么?

2019-10-05 11:54:23   来源:365bet亚洲版体育在线   作者:365bet现金网   【 评论:
据路透社报道,最近,晶圆铸造的领导者台积电(TSMC)表示,计划投资250亿美元用于5nm节点技术。
所制造的节点还将成为采用EUV技术的第二台TSMC工艺节点。
那么,台积电5纳米应用的主要目的是谁?
要了解5nm应用程序的主要对象,您首先需要了解5nm的定义。
5nm的解释是什么?
从事实中寻找真相,目前关于5 nm的定义仍然很有吸引力。
流程节点的命名和定义仍然不明确。
由于制造商在16nm / 14nm规格中的定义不同,因此显示Samsung 14nmLPP TSMC 16nmFF + Samsung 14nmFinFET TSMC 20nm。
在10 nm和7 nm处可能会发生相同的情况,但5 nm节点的名称无关紧要。
根据摩尔定律,替换每个节点是为了将晶体管的尺寸大大减小到其原始的零。
7次或0。
8倍于晶体管密度的两倍。
其次,在5 nm处,需要更有前途的晶体管形状,芯片制造商希望遵循摩尔定律所揭示的传统晶体管尺寸。
确定5 nm节点规格的方法是参考14 nm Intel工艺规格并采用零规模。
7或0
8倍的方法。
根据英特尔的报告,英特尔的下一代晶体管结构是纳米线FET。这是一个finFET,门被门包围。
英特尔纳米线FET(有时也称为环形栅极FET)在国际ITRS工艺路线图中被定义为5 nm工艺技术。
台积电5nm应用的主要目的是谁?
英特尔的报道似乎传达了一个信号,即5纳米有望实现。或者在过程图中使用新的晶体管结构。
但是在5纳米处,许多技术挑战造成了人们无法预料的高成本。
此外,图案曝光技术对于5 nm节点是一个挑战。对于5纳米工艺,使用EUV(紫外线光刻)技术的成本较低。
在5纳米竞赛中,台积电表示不希望落后,并表示将投资250亿美元用于5纳米节点技术。风险测试产品将于2019年上半年开始生产,重点是高性能手机和计算机芯片。
与没有EUV的7 nm工艺的第一个版本相比,5 nm节点的密度名义上高达1。
尽管能耗降低了八倍,但能耗仅降低了20%,速度提高了约15%,超低阈值电压(ELTV)技术提高了25%。台积电没有提供ELTV技术的详细信息。
自加利福尼亚理工学院的CarverMead教授将摩尔的预测理论整合到摩尔定律以来,已经过去了40年。近年来,晶体管的尺寸越来越小,制造芯片的难度逐渐增加,摩尔定律的失败使人们担心。
但是事情有终点,事情有起点。半导体技术最终面临着难以克服的障碍。到那时,新技术节点将不再出现。
尽管拥有巨大的人才和资金支持,并且出现了新材料,新工艺和新结构,但半导体工艺仍遇到了许多难以企及的困难,但5 nm具有一定的成本优势性是必要的。达到5 nm,没有太大意义